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楼主: winever

[讨论] 关于verilog coding style对逻辑综合结果的影响之讨论及如何更好地写verilog

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发表于 2017-2-15 09:47:03 | 显示全部楼层
回复 1# winever
更高层次的。代码首先是易读、好理解。所以1、分Module时候端口要清晰、简练。
2、状态机最关键,和控制信号要在一个Module,控制信号通常是关键路径。
3、data path不用太担心综合问题,只要不是多时钟。
4、+/-/*这些不需要单独module,注意输入共享就可以,DC很强大了。
发表于 2018-4-2 20:27:48 | 显示全部楼层
谢谢楼主的分享
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