DC综合时如何删除冗余逻辑

sunrisewu · 发表于 2014-2-26 10:15:54

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请问大侠们， DC综合时如何删除冗余逻辑？

我知道“compile_delete_unloaded_sequential_cells”设为true可以删除冗余寄存器，但是仍然有大块的冗余逻辑，请问大侠们如何解决？

haimo · 发表于 2014-2-26 14:33:48

怎么会有冗余逻辑呢？不懂求教

995331220 · 发表于 2014-2-26 15:15:31

同楼上，同问！

magic14 · 发表于 2014-2-26 16:25:33

怎么会有冗余逻辑呢？不懂求教
haimo 发表于 2014-2-26 14:33

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就是有一些寄存器的输出端是悬空，没有用到的，但是DC 却没把这部分寄存器优化掉

haimo · 发表于 2014-2-27 09:31:46

就是有一些寄存器的输出端是悬空，没有用到的，但是DC 却没把这部分寄存器优化掉
magic14 发表于 2014-2-26 16:25

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那我可否这样理解：既然这些寄存器的输出是没用的，也就是它们的输入是没用的，而这些输入又是来自其他模块的输出，所以这些模块和它的输入也是没用的，这样需要删除的东西很多啊。
或是这样理解：这些寄存器的输出是没用的，但是它们的输入是有用的，这些数据DC默认要用同步逻辑打一拍输出？所以只需要把这部分寄存器优化掉即可。
到底是哪种情况呢？谢谢

jacobshen · 发表于 2014-2-27 09:36:13

就是有一些寄存器的输出端是悬空，没有用到的，但是DC 却没把这部分寄存器优化掉
magic14 发表于 2014-2-26 16:25

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std lib有不同的寄存器类型，有只有Q端输出的，也有Q、QN输出均有的类型，照你的意思，你的逻辑只需要有一个输出就行，奇怪为什么综合出带Q/QN的DFF，难道是库的问题？

magic14 · 发表于 2014-2-27 15:30:09

那我可否这样理解：既然这些寄存器的输出是没用的，也就是它们的输入是没用的，而这些输入又是来自其他 ...
haimo 发表于 2014-2-27 09:31

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比较接近第一种情况。例如下面的数据流：... -> A_Reg -> D_Reg

D_Reg 的输出是悬空的，所以 DC 应该将D_REG 以及 A_Reg -> D_Reg之间的组合逻辑删除。
但是 A_Reg不会删除，因为有... -> A_Reg -> B_Reg -> C_Reg -> ..... 这样的有用路径存在。

haimo · 发表于 2014-2-28 09:02:05

比较接近第一种情况。例如下面的数据流：... -> A_Reg -> D_Reg

D_Reg 的输出是悬空的，所以 ...
magic14 发表于 2014-2-27 15:30

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谢谢指点，那如果没有 A_Reg -> B_Reg这条路径，是不是 A_Reg 也要优化掉？

take1115 · 发表于 2016-9-1 10:12:43

怎么知道和看到有冗余逻辑的

jamesjie · 发表于 2023-8-7 09:44:51

请问，冗余的一些门电路怎么删除，就比如一个与门，输入都tie 1，输出悬空

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