IO单元的lvs报错

zhanggd · 发表于 2013-12-13 12:49:13

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smic18工艺，对IO单元layout进行LVS时候，无法通过，所有的文件都是smic提供的，他们自己的东西怎么会通过不了呢，尝试了好几个lvs规则文件，报错都是一样的，错误类型有1·报vdd 、vss、vdd33、VSSD的错误，还有就是，在layout上标注的电源地的名字后面都加了：，比如说layout上标注vdd的时候是vdd： vss在layout上标注的是vss：是不是IO单元的lvs过程跟普通的单元的lvs过程不一样，要修改什么地方吗。请问有谁遇到过这样的问题，因为我想抽取layout的寄生参数，进行仿真，现在连lvs都过不了

zhanggd · 发表于 2013-12-17 09:06:30

该问题已经解决了，将所有的label层的后面的冒号去掉，并且在版图上用metal将所有的VDD33 VSSD各自连连接起来就可以了。

xxd2000li · 发表于 2013-12-23 12:59:56

你要看看metal上的label，反正我感觉fab提供的这些，到时候这些个都得改，总之，layout不用动，但是label都少不了要改改的

damonzhao · 发表于 2013-12-23 13:12:31

回复 2# zhanggd

calibre lvs验证有通过冒号做为虚拟连接的验证方式的。你看看option

zhanggd · 发表于 2014-1-14 08:43:12

好的，谢谢版主了

ZHZIC · 发表于 2020-11-16 15:25:40

zhanggd 发表于 2013-12-17 09:06
该问题已经解决了，将所有的label层的后面的冒号去掉，并且在版图上用metal将所有的VDD33 VSSD各自连连接起 ...

你好，请问这个冒号怎么去掉啊，是在layout里去吗

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