如何通过ICC只修改metal层

qing_icefire · 发表于 2013-12-5 22:41:01

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因为之前的逻辑错误，芯片的时钟起不来。现在想将原来时钟使能的逻辑从时序逻辑变成组合逻辑，修改代码并综合后的网表已经生成。
如果不是all layer change，用 ICC如何实现？

damonzhao · 发表于 2013-12-6 09:15:56

你可以参考ECO的相关文档。
如果你想要不用all layer change的话，那你的网表修正，应该是基于上一版的verilog来做，确保所用单元没有变化，也就是freeze silicon ECO的flow。

yahemao123 · 发表于 2013-12-6 09:17:11

没看懂，局部改逻辑啊，看一下eco_netlist命令

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