关于电路内部高阻导致的漏电问题

zkalexzk

我们最近在做一款SOI，0.5um工艺的总线协议芯片，我们发现测试时候，静态漏电非常大，到了近200mA
现在有几个问题想跟大家讨论一下
因为发现当内部ram的OE关闭时，电流会激增，现在怀疑是由于内部高阻导致下一级CMOS的双管同时导通，而产生大漏电。想问问大家，这合理么？
还有一个问题，就是在IDDQ测试时，也发现有电流非常大的点，但是查看状态，发现存储器的OE并未关闭，但是内部并未赋值，也就是说，RAM的输出为X。像请问，X态可能导致大电流么？