hierarchy synthesis问题

iamr

各位DX，为什么hierarchy synthesis时，从一个module输出的信号没有直接到达另外一个module的输入，查看了RTL，这两个module是直连的。会是什么原因造成的？compile的选项不对？什么变量设置错误？...?

iamr

补充一下：综合网表的结果是在一个module的输出之后插入了两个inverter，然后才连到另外一个module。