求助：spartan 3 fpga布局布线时, clock path skew太大了，导致hold time不满足

kuailexiari · 发表于 2013-7-15 11:34:29

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现在的情况是这样的，所做的设计有多个时钟源，只有一路时钟（osc）能用全局时钟布线资源，另外的时钟用不了全局时钟资源，现在出现了好多hold time 时序不满足的情况。这个能不能通过添加额外的约束来修正一下呢？谢谢各位了！！

shiyinjita · 发表于 2013-7-15 12:02:27

TIG了

neoitachi · 发表于 2013-7-15 12:10:21

编译干预加入buffer。

wide_road · 发表于 2013-7-16 09:15:19

为什么时钟不引到FPGA的gclk io上？
如果是在普通IO上，可以加buffer试试，提高时钟的驱动能力

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