verilog设计遇到的问题，请大牛指导

gjb649666926

回复 13# chen851112


        非常感谢你的解答，不过你可能还没有完全理解我的意思。
    希望能和你继续深入讨论，我的qq，649666926，希望能加你好友！

hiloco

看看这样满足你的要求不

每当执行电路空闲的时候启动一次仲裁，

case(current_state)
READ: if ((rdcnt==`RD_TH)&&(wrop_fifoemp==0))
                next_state = WRITE;
           else if ((rdop_fifoemp==1)&&(wrop_fifoemp==0))
                next_state =WRITE;           else
                next_state =READ;
WRITE: if ((wrcnt==`WR_TH)&&(rdop_fifoemp==0))
                next_state =READ;
             else if ((wrop_fifoemp==1)&&(rdop_fifoemp==0))
                next_state = READ;
             else
                next_state =WRITE;
....................

`RD_TH和 `WR_TH 就是权重，如果两个fifo都非空那个，就会按照这个比例来执行
其他自己看着办吧

gjb649666926

回复 16# hiloco


    多谢，这个仲裁方法看起来还算合理，我可以参考参考

hiloco

回复 17# gjb649666926


   修改了一下避免了其中一个fifo空的时候浪费时间等待，直接跳转到另一状态