设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Constraining Designs for Synthesis and Timing Analys ...

1 ... 13 14 15 161718 19 20 21 ... 35 / 35 页下一页

返回列表发新帖

楼主: bingjunpeng

[资料] Constraining Designs for Synthesis and Timing Analysis

发表于 2017-3-24 17:27:15 | 显示全部楼层

谢谢谢

回复支持反对

发表于 2017-4-8 23:03:29 | 显示全部楼层

作为工具书还是不错的其实看ug也行

回复支持反对

发表于 2017-4-10 11:33:47 | 显示全部楼层

回复 1# bingjunpeng

thanks

回复支持反对

发表于 2017-4-10 13:23:57 | 显示全部楼层

非常感谢

回复支持反对

发表于 2017-5-8 10:48:44 | 显示全部楼层

good, thanks your share

回复支持反对

发表于 2017-5-8 12:03:20 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2017-5-16 14:35:40 | 显示全部楼层

very good reference for front-end design

回复支持反对

发表于 2017-5-30 21:43:27 | 显示全部楼层

太感谢了，楼主

回复支持反对

发表于 2017-6-5 11:21:23 | 显示全部楼层

不错的资料

回复支持反对

发表于 2017-6-15 16:56:36 | 显示全部楼层

by pass !

回复支持反对

1 ... 13 14 15 161718 19 20 21 ... 35 / 35 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-7 00:56 , Processed in 0.143215 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表