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楼主: wice3

[原创] 两个剧牛的数字电路——异步时钟切换和倍频

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发表于 2011-9-1 22:59:56 | 显示全部楼层
两个异步时钟切换应该会产生亚稳态吧;
能不能多加一级寄存器,降低亚稳态的产生;
发表于 2011-9-13 11:47:30 | 显示全部楼层
倍频的有没有verilog或vhdl的代码实现的啊
发表于 2011-9-14 10:32:36 | 显示全部楼层
谢谢分享啦
发表于 2011-9-14 19:27:10 | 显示全部楼层
这个电路研究过一阵子。。。
发表于 2011-10-17 12:17:24 | 显示全部楼层
学习学习
发表于 2011-11-27 18:45:11 | 显示全部楼层
倍频电路基于延时做的,出来的PW=Tcq+Tinv+Txnor,占空比貌似可以插buffer调。但是既然基于延时,为什么要用寄存器呢,直接延时再与原时钟异或不就行了么?而且一旦在时钟输入上出现毛刺,输出也会出现毛刺,一般PW毛<PWclk的话,会输出两个PW,寄存器对毛刺也没作用啊?搞不懂
发表于 2011-12-31 14:59:43 | 显示全部楼层
学习一下啊
发表于 2012-1-4 10:02:37 | 显示全部楼层
bucuo...
发表于 2012-1-16 18:02:22 | 显示全部楼层
回复 1# wice3

select 信号和2个clock之间的关系应该是不确定,就是说select信号可能处于第3个async的时钟域,这样比较有普遍性。
如果是这样的话,现有的电路出现亚稳态的几率还是比较大,是否可以将每个时钟域的一个DFF换成2个?
发表于 2012-2-18 21:04:11 | 显示全部楼层
超牛的問題, 值得討論...
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