关于混仿中，利用verilog代码生成symbol的问题，先谢谢了

archon1117 · 发表于 2013-7-3 14:50:44

回复 9# jiang_shuguo

对。因为要做混仿提高速度。

lilun1988 · 发表于 2013-7-3 14:51:21

回复 4# archon1117

我也正在做ADC的混合仿真，请问你用spectreVerilog混合仿真时安装了LDV没有？

archon1117 · 发表于 2013-7-3 15:19:22

回复 11# lilun1988

LDV是早期版本的IUS吧，我安的IUS，没用LDV

jiang_shuguo · 发表于 2013-7-3 15:36:05

回复 12# archon1117

那不是很简单，把门电路原来的symbol 替换成verilog symbol

archon1117 · 发表于 2013-7-3 15:41:27

回复 archon1117

那不是很简单，把门电路原来的symbol 替换成verilog symbol
jiang_shuguo 发表于 2013-7-3 15:36

登录/注册后可看大图

对对对，我现在就是弄不出来新的用verilog生成的symbol，代码都已经有了

jiang_shuguo · 发表于 2013-7-3 15:50:54

创建config视图啊，看你写的方法不是创建config视图。

wpbuaa · 发表于 2013-7-3 16:18:30

在icfb下打开veriloga的代码，然后直接输入:wq，就能生成symbol了

archon1117 · 发表于 2013-7-3 16:31:21

回复 16# wpbuaa

不是veriloga啊。。。是verilog

snake6269 · 发表于 2013-7-8 09:04:32

感谢楼主与的分享！

tangyaoyun · 发表于 2013-7-8 09:55:09

回复 1# archon1117

你是不是存的时候（wq），出现这个错误？？

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