FPGA验证的问题

xiaojia102003 · 发表于 2013-6-28 12:54:54

哥们就是闲扯，说一下自己的思路。
可以在FPGA内部生成1个100m的clk，1个10mclk，100m的clk通过一个特殊的组合逻辑或者布线产生32组延迟为312.5ps的时钟接入数字模块，不知是否可行
特殊的组合逻辑，看过一个资料，可以用加法器的进位端，据文章讲可以达到70~80ps的精度
楼主再研究下

shmilyeal · 发表于 2013-6-28 14:42:43

应该可以实现吧

菜鸟ASIC · 发表于 2013-6-28 19:05:35

回复 14# xiaojia102003

多谢指点了，很有用的思路，我再研究研究。

xlteam2 · 发表于 2013-6-28 22:58:21

VERY GOOD

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