请教verilog描述中bufif1的综合问题

sdust.wwk · 发表于 2013-5-9 17:43:02

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verilog中允许从门级进行描述，如使用bufif1（a,b,c）但是类似语句DC综合出来后（FPGA正常）只有端口声明，没有实例和链接关系，想请教下这是怎么回事呢

lordlion · 发表于 2013-5-10 10:48:40

fpga的库支持这个模块例化,就可以了,dc你的link library不支持,所以当黑盒子操作了,建议对于有宏块已经ip的设计,最好asic和fpga是以define开关进行区分,两套例化

sdust.wwk · 发表于 2013-5-13 14:45:39

回复 2# lordlion

谢谢！那这样是否就可以认为这种元语句无法目标asic综合，或者说起码在我的库下无法综合这种语句

lordlion · 发表于 2013-5-13 14:53:51

回复 lordlion

谢谢！那这样是否就可以认为这种元语句无法目标asic综合，或者说起码在我的库下无 ...
sdust.wwk 发表于 2013-5-13 14:45

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