设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog HDL valid/ready握手协议

1 2 345 6 7 / 7 页下一页

返回列表发新帖

楼主: hbyu

[资料] Verilog HDL valid/ready握手协议

发表于 2016-1-11 16:30:21 | 显示全部楼层

very good 3q

回复支持反对

发表于 2016-1-25 15:36:13 | 显示全部楼层

good thanks

回复支持反对

发表于 2016-2-17 19:17:07 | 显示全部楼层

非常感谢！！！

回复支持反对

发表于 2016-2-17 20:23:35 | 显示全部楼层

这个和axi总线的机制是一样的啊

回复支持反对

发表于 2016-2-19 04:53:41 | 显示全部楼层

thnx!

回复支持反对

发表于 2016-2-21 17:21:33 | 显示全部楼层

广告商品～

回复支持反对

发表于 2016-2-21 18:08:21 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2016-3-8 19:52:36 | 显示全部楼层

very good, thank you!

回复支持反对

发表于 2016-3-9 10:21:32 | 显示全部楼层

质料不嫌多

回复支持反对

发表于 2016-4-4 14:56:21 | 显示全部楼层

顶顶顶

回复支持反对

1 2 345 6 7 / 7 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-26 09:22 , Processed in 0.069525 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表