请问一个verilog 的case statement的非常奇怪的问题

小小舟

楼主你没把两个变量各是三位表示出来 你用12345678这样表示没指明位数。
建议写成****=3‘b***

hancheng1166

回复 12# 小小舟


   anyway,很奇怪的我即使用最简单的形式，比如：

   

        

            
1. always @(*)
   
2. begin
   
3. casex( funct)
   
4. 3'b000 : alu_ctrl = 0000;
   
5. 3'b001 : alu_ctrl = 0001;
   
6. 3'b010 : alu_ctrl = 0010;
   
7. 3'b011 : alu_ctrl = 0011;
   
8. 3'b100 : alu_ctrl = 0100;
   
9. 3'b101 : alu_ctrl = 0101;
   
10. 3'b110 : alu_ctrl = 0110;
    
11. 3'b111 : alu_ctrl = 0111;
    
12. default : alu_ctrl = 1101;
    
13. endcaseend
            

   

    复制代码

结果跟上面是一样一样的。
更奇怪的是，我如果这么写：

   

        

            
1. always @(*)
   
2. begin
   
3. casex( funct)
   
4. 3'b000 : alu_ctrl = 0000;
   
5. 3'b001 : alu_ctrl = 0001;
   
6. 3'b010 : alu_ctrl = 1010;
   
7. 3'b011 : alu_ctrl = 1011;
   
8. 3'b100 : alu_ctrl = 0100;
   
9. 3'b101 : alu_ctrl = 0101;
   
10. 3'b110 : alu_ctrl = 1110;
    
11. 3'b111 : alu_ctrl = 1111;
    
12. default : alu_ctrl = 1101;
    
13. endcase
    
14. end
            

   

    复制代码

结果就正确了。我用的是xilinx ise14.2
如果你也有ise的话也可以试试。
我反正是没招了~~

小小舟

回复 14# hancheng1166


    咕~~(╯﹏╰) 不好意思 我刚没说清楚，是testbench里面的那两个激励*****和***，貌似默认是8位？

小小舟

回复 14# hancheng1166


    咦 不是endmodule吗？还有你把 endcase和end写成endcaseend肯定错了，居然没出错

小小舟

没用过ISE 不过应该可以看波形吧 看看两个变量各是几位的？还有各个时间点上的变化和你testbench里写的是否一致。

hancheng1166

回复 16# 小小舟


   这个我可能复制代码的时候刚才有点弄乱了

hbyu

不要用casex

zzczx

你altctrl几位的。？monitor那边用二进制，casex那边用十进制

orlye

楼主请记住，不指定格式的数字会被认为是32位的十进制数。

例如30ns的那个，case语句返回的确实是0010，但它是32位的十进制数，转换成二进制，取低4位就是1010。
其它没出错的楼主可以换算一下，都是纯属巧合。
楼主的case语句等号右边都该写成4'b....，也就是指定它是4比特二进制数，就对了。

snq31418

   

楼主请记住，不指定格式的数字会被认为是32位的十进制数。

例如30ns的那个，case语句返回的确实是0010， ...
orlye 发表于 2013-4-3 08:26

                               
登录/注册后可看大图

    看了一下，的确和21L说的一样。verilog代码里面的十进制数转变为二进制后，符合你仿真的结果。