【AMBA AHB总线专题讨论】

老扁

   

原帖由 limon 于 2007-1-21 18:10 发表

刚看完spec，窃以为htrans、hburst这些control signal和address的信号应该是一个timing的，不需经过 ...

都需要经过decode后的hsel来选通，所以你的理解有错。

老扁

   

原帖由 limon 于 2007-1-22 20:51 发表
对于arbiter对burst的计数，我知道每次成功都要hready=1，所以想用采样hready为高的次数来计算burst transfer的个数用来即使拉低grant。如果slit那就不用继续了，mask掉当前master就是。但如果是retry，我就不清楚该怎么办了，是重新开始计数呢，还是继续数，但要排除2cycle里的一次hready。一个arbiter弄得我晕啊

retry时arbiter最好重新根据重新发起的传输类型来重新计数，很多情况下retry可能是采用非定长incr来继续余下的传输的。

老扁

   

原帖由 limon 于 2007-1-23 17:28 发表
3个问题，比较乱 ，请求帮助
1。除了burst和lock的情况，一般hgrant是在什么时候变化呢？好像在hready=0的时候也会变，比如split的时候
2。是否2个不同master独立single的tranfers间做不到address和data phase的overlap，因为要等待grant的变化
3。retry的时候，如果master的busreq已经清0了，那么岂不是较低优先级的master会得到grant吗？换句话说这种情况下，这种情况下到底是何时比较hgrant的啊？

1. 在hready为0时当然可以变。其实hgrant是可以随时改变的，只要有req或更高优先级的req来。
2. 当然可以overlap，你仔细画一画这种情况下的波形就明白了。
3. retry时arbiter要保证被retry的master的总线grant不变，除非来了更高优先级的。

老扁

   

原帖由 shufanyang 于 2007-1-23 21:50 发表
1. AxI  spec 1-4   AXI support the following mechanismss
system-level caching and buffering control
这句话是什么意思，为何说是系统级。
2. AXI spec 1-6  最后一行  but to use simple register slices to isolate a longer path to less performace-critical peripherasl.
主要是to 之后不太懂。
3.AxI spec 1-7图 1－4 既然rvalid对每一个transfer 都相应，那还要RLAST信号干什么。这样
和AHB不是一样的了吗？

1.是否 cache和buffer是系统级要考虑的问题，协议只是提供这种信号来表示系统的要求。
2.插寄存器来割断一条长的timing path，以提高时钟频率
3.RLAST可以作为辅助，有的设计里可以不计数，直接靠last来判断传输是否结束；也可以用这个来判断传输中是否出现个数错误。

limon

太感谢了，思路清晰了很多
但是第二个问题还是想不出怎么可能overlap，回头画个图给我指正一下

[ 本帖最后由 limon 于 2007-1-24 18:20 编辑 ]

limon

如图，我的理解是T2结束时master1采样到grant1，才把busreq1清0。所以grant2要到T3结束时才能建立并到T4结束才被采样，所以address1和address2间要隔开一个cycle。不知我哪里理解错了？请指教！！

老扁

你画的是正常仲裁情况：
1. master看到grant后发传输
2. arbiter看到传输后变grant。

你可以考虑一种高效master的情况：master在发出req的同时就把传输送到自己的总线上，这样就可以和grant同时有效，这样就可以实现背靠背了。

limon

多谢扁哥！！我都是看spec上的图考虑的，现在终于明白了

shufanyang

这个是我弄错了。但下面几个问题能不能也解答一下。
请问老扁

我这里有几个AXI的问题，能不能请教你一下。
1. AxI  spec 1-4   AXI support the following mechanismss
system-level caching and buffering control
这句话是什么意思，为何说是系统级。
2. AXI spec 1-6  最后一行  but to use simple register slices to isolate a longer path to less performace-critical peripherasl.
主要是to 之后不太懂。
3.AxI spec 1-7图 1－4 既然rvalid对每一个transfer 都相应，那还要RLAST信号干什么。这样
和AHB不是一样的了吗？

阿基里奥斯

用AHB把这些系统连接起来也许不难，难点在于SOC系统的性能评估和优化，另外SOC的本质是软件平台，SOC的设计优化要与软件结合起来一起考虑，因此在设计方法学和设计流程上与一般ASIC有巨大差异。