设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 华为海思采用的verilog编码规范

1 ... 64 65 66 676869 70 71 72 ... 81 / 81 页下一页

返回列表发新帖

楼主: knight0123

[资料] 华为海思采用的verilog编码规范

发表于 2019-4-8 15:09:16 | 显示全部楼层

楼主好人一声平安

回复支持反对

发表于 2019-4-8 15:29:17 | 显示全部楼层

谢谢

回复支持反对

发表于 2019-4-9 09:13:00 | 显示全部楼层

thank you very much

回复支持反对

发表于 2019-4-10 11:15:33 | 显示全部楼层

感谢分享

回复支持反对

发表于 2019-4-10 15:51:05 | 显示全部楼层

感谢分享

回复支持反对

发表于 2019-4-12 13:56:34 | 显示全部楼层

多谢,学习

回复支持反对

发表于 2019-4-12 17:41:22 | 显示全部楼层

感謝大大的分享

回复支持反对

发表于 2019-5-5 10:32:28 | 显示全部楼层

666666666666666虽然是PPT的。。

回复支持反对

阳光夏向日葵

发表于 2019-5-5 10:52:39 | 显示全部楼层

谢谢楼主分享

回复支持反对

发表于 2019-5-5 12:43:22 | 显示全部楼层

感謝分享下載學習了!

回复支持反对

1 ... 64 65 66 676869 70 71 72 ... 81 / 81 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-6 21:14 , Processed in 0.088415 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表