虚心求教vcs后仿真的问题！

rdl890208 · 发表于 2013-2-17 14:35:45

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小弟新人，最近在做一个项目，都是边学边做，代码写完后做了modelsim仿真，FPGA上做了功能验证，然后做了DC综合和用astro做了PR，没做过PT和后仿真，现在布局布线完后把gds文件用calibre DRC和LVS了下，过了。在cadence里做数模混合仿真好慢好慢放弃了。
服务器上只有PT和vcs，没有形式验证工具，PT正在学。
请问vcs做后仿，具体是哪些步骤呢，因为找不到相关后仿真的教程，时间比较紧，劳烦大神们~
另：vcs后仿用的sdf和网表都是PR后由PR工具输出的吧？PT我知道很重要，但是我还在学，我会在流程中补上的，现在只是不明白vcs怎样做后仿真，万分感谢！！

clean_water · 发表于 2013-2-21 11:39:10

后仿跟前仿很相似，就是一些信号需要重新定义，名字或者位置变了，
还有就是需要编译sdf文件，PR之后，再由pt写出来的，里面主要是时序信息。

zrzf23 · 发表于 2013-2-28 22:29:28

by pass!!1

lshj98115 · 发表于 2013-3-3 22:31:24

后仿真和前仿真没多大区别，只是在于反标sdf，编译option不同。其他的基本一样。如果你设计很大的话，门仿可能需要64bit模式

remnant · 发表于 2013-3-12 08:56:16

后仿真和前仿真没多大区别，只是在于反标sdf，编译option不同。其他的基本一样。如果你设计很大的话，门仿 ...
lshj98115 发表于 2013-3-3 22:31

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64位只是提供了更大的memory访问空间以及文件存储大小，跟设计大不大没必然关系，别tmd没搞清张嘴就胡说。

edwardk · 发表于 2018-11-19 12:40:32

thank you

yuanpin318 · 发表于 2018-11-20 09:14:09

只是多了个sdf反标的问题

飞扬紫百合 · 发表于 2018-11-20 09:21:21

回复 2# clean_water

正解！

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