VerilogA中初始态的设置

灵淼 · 发表于 2013-1-23 11:05:35

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VerilogA中关于初始态语句 initial_step的语法设置应该在什么文件中进行呢？

quakexz · 发表于 2013-1-23 14:39:13

.va程序中可以初始化

灵淼 · 发表于 2013-1-23 15:08:17

回复 2# quakexz

是说在.va文件中可以直接写 inital_step语句的定义语句？inital_step（analysis_list）

星辰0000 · 发表于 2019-3-13 16:42:27

这个初始化是什么意思呢，是要赋值变量初始值吗

quantus · 发表于 2019-3-13 18:05:58

initial直接写在analog 块里就可以了
直接翻番Cadence自带的Verilog－A库就知道该怎么用了
例子
analog begin
  @(initial_step) begin
   ...
  end
  ...
end

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