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[求助] 关于verilog hdl 中循环语句的综合问题

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发表于 2013-1-20 13:06:48 | 显示全部楼层 |阅读模式

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不确定在verilog hdl 中的for循环 和while 循环语句是否能综合,
看过一些资料上面说,verilog hdl 只能综合循环次数确定的 循环语句,相当于逻辑复制;
而循环次数不确定的 while 语句就不能综合,不知道是不是这样?

所以就在想实现如下功能,要如何用代码进行描述呢 ?
data_in 为一17bit 的输入信号,且每个时钟周期更新一次,现欲将其转化成 ieee 754 标准的单精度浮点表示,即data_in=2^(127+exp)*1.M。
如何用代码进行描述?
发表于 2013-1-20 13:09:31 | 显示全部楼层
我是知道循环次数不确定的while语句在ISE里无法综合,会报错。。。quartus里倒可以。。。
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