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[求助] 关于DC 时序报告的问题

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发表于 2013-1-14 15:23:51 | 显示全部楼层 |阅读模式

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求助各位大神  以下的DC时序报告如何判断仿真后的时序好坏,其中各项参数各代表什么意思,,如何阅读这个报告??谢谢
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发表于 2013-10-14 16:41:29 | 显示全部楼层
同问啊~咋没大神理呢~楼主搞懂了没
发表于 2013-10-17 09:37:13 | 显示全部楼层
回复 1# 哇咔咔


    先粗略的看一下。Path Type是max表示这是建立时间的分析;最下面的slack表示余量,为正值表示满足。这个是5.66,所以就是MET。
然后分析整条path的delay:从ck到q的延迟是0.73,出来后经过一个组合逻辑的延迟是0.61,然后就到了下一集DFF的输入了,所以整个delay是两个值相加。但是因为你设置了output_delay,所以还要再加上这个设置的output delay。时钟周期是10,减去这三个值就是slack了。
   ps:LZ你是学微电子的么?照说setup和hold是最基本的概念了,先把这个弄懂吧。。。。。
发表于 2013-10-22 12:09:30 | 显示全部楼层
是呀,这是什么问题呢?
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