请教一个ICC Timing Report分析问题(已解决)

xjg@hmes

  Startpoint: RESET_N (input port clocked by VCLK_CLKIN_32p768K)
  Endpoint: u_D_TOP/T50_Digital_io/CORE/CNT/Zone/Vbps_Refractory_period_Timer_reg_7_
            (rising-edge removal check against clock CLK_CLKIN_32p768K)
  Scenario: USER_TYPCON
  Path Group: CLK_CLKIN_32p768K
  Path Type: min
  Point                                       Fanout     DTran     Trans     Delta    Derate      Incr       Path
  -----------------------------------------------------------------------------------------------------------------
  clock VCLK_CLKIN_32p768K (rise edge)                                                            0.00       0.00  
  clock network delay (ideal)                                                                     0.00       0.00  
  input external delay                                                                            0.00       0.00 r
  RESET_N (in)                                                      1.12                0.95      0.00       0.00 r
  RESET_N (net)                                 1                                       0.95      0.00       0.00 r
  u_P142/PAD (ISP)                                        0.00      1.12      0.00      0.95      0.05 *     0.05 r
  u_P142/Y (ISP)                                                    0.17                0.95      1.11       1.16 r
  INT_RESET_N (net)                             1                                       0.95      0.00       1.16 r
  u_D_TOP/RESET_N (PM_D_TOP)                                                            0.95      0.00       1.16 r
  u_D_TOP/RESET_N (net)                                                                 0.95      0.00       1.16 r
  u_D_TOP/T50_Digital_io/RESET_n (T50_Digital)                                          0.95      0.00       1.16 r
  u_D_TOP/T50_Digital_io/RESET_n (net)                                                  0.95      0.00       1.16 r
  u_D_TOP/T50_Digital_io/U3/A (INJIX4)                    0.00      0.22      0.00      0.95      0.11 *     1.27 r
  u_D_TOP/T50_Digital_io/U3/Q (INJIX4)                              0.23                0.95      0.25       1.52 f
  .....................
  .....................
                                                                    0.34                0.95      0.45       2.98 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/n35_G5B1I1 (net)
                                               29                                       0.95      0.00       2.98 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/Vbps_Refractory_period_Timer_reg_7_/SN (SDFRSQJIX2)
                                                          0.00      0.34      0.00      0.95      0.00 *     2.98 r
  data arrival time                                                                                          2.98  
  clock CLK_CLKIN_32p768K (rise edge)                                                             0.00       0.00  
  CLKIN (in)                                                        1.12                1.05      0.00       0.00 r
  CLKIN (net)                                   1                                       1.05      0.00       0.00 r
  u_P017/PAD (ICP)                                        0.00      1.12      0.00      1.05      0.06 *     0.06 r
  u_P017/Y (ICP)                                                    0.11                1.05      0.90       0.96 r
  INT_CLKIN (net)                               1                                       1.05      0.00       0.96 r
  CLKIN_ecobuf_1/A (BUCJIX8)                              0.00      0.11      0.00      1.05      0.01 *     0.97 r
  CLKIN_ecobuf_1/Q (BUCJIX8)                                        0.15                1.05      0.35 &     1.33 r
  ....................
  ....................

  u_D_TOP/T50_Digital_io/CORE/eco_net_G1B7I1 (net)
                                               11                                       1.05      0.00       3.86 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/clk_gate_RV_Input_tmp_reg/latch/CLK (LSGCPJIX2)
                                                          0.00      0.30      0.00      1.05      0.03 &     3.89 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/clk_gate_RV_Input_tmp_reg/latch/GCLK (LSGCPJIX2)
                                                                    0.11                1.05      0.25       4.15 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/clk_gate_RV_Input_tmp_reg/ENCLK (net)
                                                1                                       1.05      0.00       4.15 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/BUCJIX4_G2B1I1/A (BUCJIX4)
                                                          0.00      0.11      0.00      1.05      0.00 &     4.15 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/BUCJIX4_G2B1I1/Q (BUCJIX4)
                                                                    0.28                1.05      0.45       4.61 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/ENCLK_G2B1I12 (net)
                                               31                                       1.05      0.00       4.61 r
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/Vbps_Refractory_period_Timer_reg_7_/C (SDFRSQJIX2)
                                                          0.00      0.28      0.00      1.05      0.00 *     4.61 r
  clock reconvergence pessimism                                                                   0.00       4.61      
  inter-clock uncertainty                                                                         0.20       4.81      
  u_D_TOP/T50_Digital_io/CORE/CNT/Zone/Vbps_Refractory_period_Timer_reg_7_/C (SDFRSQJIX2)         0.00       4.81 r
  library removal time                                                                            0.21       5.02      
  data required time                                                                                         5.02      
  -----------------------------------------------------------------------------------------------------------------
  data required time                                                                                         5.02      
  data arrival time                                                                                         -2.98      
  -----------------------------------------------------------------------------------------------------------------
  slack (VIOLATED)                                                                                          -2.04      

1、“u_D_TOP/T50_Digital_io/CORE/CNT/Zone/clk_gate_RV_Input_tmp_reg/latch”
这是个ICG cell，我已设定clock gating check，为什么这边是穿过去的？
工具不会认ICG的CLK pin为sink pin吗？
2、RESET_N port直接到FF的SN端，是不是还没有同步化的异步reset信号？需要check吗？

陈涛

1）ICG作为clock path的一部分，从CLK到GCLK端穿过去很正常啊！ICG本身的timing是到它的EN端
2）已经有太多的讨论了

xjg@hmes

   

1）ICG作为clock path的一部分，从CLK到GCLK端穿过去很正常啊！ICG本身的timing是到它的EN端
2）已经有太多 ...
陈涛 发表于 2013-1-14 11:41

                               
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    不好意思，report贴的不清楚，没找到合适的方法帖清楚。
陈大，ICG的EN应该是endpoint吧，我说的是ICG的stop pins，为啥不在CLK stop呢？
第二个问题能详细给个指引吗，谢谢！

陈涛

如果检查ICG的EN端的时序，就会在ICG的CLK端stop。这个就是ICG单元的特性
reset的处理方法主要看在应用时的时序，基本原则看置顶FAQ。有些特例的讨论，自己去search

xjg@hmes

回复 4# 陈涛


    感谢陈版主的指点。
1、关于icg的透明问题，版主说的很清楚，我总结一下：
      如果不是查clock gating，工具会认icg为透明的
2、我看了一下自己的sdc，有VCLK和RESET_N的set_input_delay制约，
这个reset应该是外部同步后的reset，所以这个timing是真实的，需要fix。
因为自己接触较多的是用同步器同步化的异步复位信号以及真正的异步复位，
这种情况用虚拟时钟制约第一次遇到过。

TomPaul

回复 5# xjg@hmes


    我还以为是陈老大的马甲呢，原来是两个人啊

陈涛

我自己也有这种错觉

liu675

这么大的slack，你是怎么解决的？我跟你一样是input port出现slack,你帮我看看，帖子在这http://bbs.eetop.cn/viewthread.p ... p;page=1&extra=  ，谢谢