SRAM的latch-up问题，gd ring怎么包？

cxl666 · 发表于 2013-1-9 20:18:39

回复 9# limenglm

我们也有用这个工艺，当时给RAM周围围了PGR。除了IO ESD管加RING外，你加的那两个NMOS电容最好不要直接ESD RING线。

memcad · 发表于 2013-1-10 08:44:46

回复 9# limenglm

标准pickup tap间距要求是20um，你们的layout 77um间距，sram这块的latchup drc怎么过掉的？我见过的sram array design，pickup间距没有超过20um的。

nengtiansh · 发表于 2013-2-2 18:39:35

12楼质疑功能都未必对哦

allen_tang · 发表于 2013-2-2 23:08:33

回复 12# memcad

这个要看制程的，有了DNW和NBL的隔离效果，pick-up可以array很多组再加，我遇到很多都是50um、60um才会有pick-up的量产chip。

runtoking · 发表于 2013-3-6 23:41:18

回复 jian1712

也请版主看下PAD结构图，看看有什么不合理的地方，对ESD和latch-up有什么影响。
...
limenglm 发表于 2012-12-20 09:08

登录/注册后可看大图

根据上图，esd pmos与附近的nmos（新加的nmos电容）距离太近了，低于15um（smic018规则）都有可能比较容易发生latchup。

weigong10 · 发表于 2013-3-7 21:01:01

回复 memcad

这个要看制程的，有了DNW和NBL的隔离效果，pick-up可以array很多组再加，我遇到很多 ...
allen_tang 发表于 2013-2-2 23:08

登录/注册后可看大图

没错，是这样的。

xlteam2 · 发表于 2013-3-11 23:50:53

very good

cxl666 · 发表于 2013-3-12 11:20:56

回复 9# limenglm

兄弟，改版后的回来了吗？请问结果如何？

myings · 发表于 2013-4-2 10:42:02

没看到图,但是根据描述,像是ESD的管子距离内部电路太近了.
建议加double guard ring
用EPI wafer.

ideal716 · 发表于 2013-4-3 16:33:16

学习了

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