如何检查设计中是否有组合逻辑loop？

harry1862pd

SOC就是集合IP

harry1862pd

Relaxation Oscillators

greenwindstudio

有的时候前仿有loop时，仿真器由于死循环计算会停下来～ 保持良好的coding style一般不会有问题

meteoryzy

DC的check_timing

522526tl

回复 6# icfbicfb
check_timing 没有 -verbose这个option啊 版主

522526tl

回复 6# icfbicfb
版主 check_timing 时候出现的结果：   这也看不出来有没有loops啊


Information: Checking generated_clocks...

Information: Checking loops...

Information: Checking no_input_delay...

Information: Checking unconstrained_endpoints...

Warning: The following end-points are not constrained for maximum delay.

End point
---------------
b

Information: Checking pulse_clock_cell_type...

Information: Checking no_driving_cell...

Information: Checking partial_input_delay...
1

522526tl

我懂了 版主，是不是在每一行下面没有出现warning 就说明没有相应的内容，然后最后返回的是1 说明上面检查的内容都是正常的，如果有，应该会是下面这种：
Information: Checking 'generic'.
Information: Checking 'loops'.
Warning: There are 57 timing loops in the design.

Information: Checking 'generated_clocks'.
Information: Checking 'pulse_clock_non_pulse_clock_merge'.
Information: Checking 'pll_configuration'.
0

最后返回的也是0  又麻烦版主了 不好意思了

杀猪的日子

nlint.
dc will report a latch
report_timing -loops

tangchaodefeng

   

loop这些很容易就检查出来：
1. 编码风格：if、else要配套使用，不管什么时候都写全了，再写if、else里面的 ...
philcage 发表于 2013-5-16 20:36

                               
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   顶！

lvlv2011

综合工具会报的