大家帮帮忙，Synplify时钟约束求助

sunny_hua · 发表于 2012-8-31 18:03:54

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再用Synplify综合时，使用SDC的脚本约束文件，其中define_clock命令只能约束寄存器时钟端的信号吗？

我发现，在图形约束界面中，所有连在寄存器Clk端口的信号都被识别成了时钟。这些信号可以用define_clock命令来进行详细的时钟约束。

现在，我有一个信号，经过了一个与门之后，在接到了寄存器的Clk端口。但是我想约束这个信号成为时钟，但是无论怎么写约束文件，synplify总是识别不了。

请教各位有什么办法能够约束到这个信号呢?

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