设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 请教一下仿真中有多个timescale时VCS到底是怎么处理的 ...

12 / 2 页

返回列表发新帖

楼主: orlye

[求助] 请教一下仿真中有多个timescale时VCS到底是怎么处理的

发表于 2021-2-8 13:39:51 | 显示全部楼层

好啊

回复支持反对

发表于 2021-11-16 10:30:14 | 显示全部楼层

处理仿真中存在多个timescale的问题
https://blog.csdn.net/hh199203/article/details/121264234

回复支持反对

发表于 2024-6-25 19:39:07 | 显示全部楼层

请教下，像这样环境/RTL/工艺cell同时存在几个timescale的情况，VCS跑仿真的时候，是全部以最高精度跑整个RTL，还是分了module精度的

回复支持反对

12 / 2 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-31 03:36 , Processed in 0.111610 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表