后端基本概念讨论专用贴

qioip

咨询一个IO pad 例化的问题：
我的库中 IO pad 仿真用的verilog模型都是这种形式（没有说明文档）：
module PDB02DGZ (I, OEN, PAD, C);
    input I, OEN;
    inout PAD;
    output C;

    bufif0      (PAD, I, OEN);
    buf         (C, PAD);

    always @(PAD)
       begin
         if (!$test$plusargs("bus_conflict_off"))
            if ($countdrivers(PAD) && (PAD === 1'bx))
                $display("%t ++BUS CONFLICT++ : %m", $realtime);
       end
    specify
       (I => PAD)=(0, 0);
     (OEN => PAD)=(0, 0, 0, 0, 0, 0);
       (PAD => C)=(0, 0);
    endspecify
endmodule

我例化的时候，也是根据这个来吧？问题就是  I, OENAD;C;  要怎么连接？ 是不是 原来设计中的 每一位输入/输出 都要连接一个例化？  OEM使能我原来没用到啊，这个PAD信号是做什么用的？ I，C是连接数据的？

谢谢。

zhangqiong137

clock sinks怎么理解？？

qioip

回复 216# damonzhao

版主，问个关于 IO pad  添加的问题：在verilog代码里: PAD层是不是 作为一个 顶层，（DC综合时作为current design），在里面例化 core。 那本来对 core的 input output 加的delay，现在 由于 core的 input ，output不再是 current design 的 input output了， 那怎么 在 current design 不是core 的情况下，对core 的 input output 添加 约束。？？


问题2：set_input_delay  [ ****]  ,应用到的 端口，可以 通过 层次 指定 到 顶层 例化的 模块的 端口吗（不太合理哈）？
  

谢谢。

z_myxj

请问使用soc-encounter时，如何选择只在低层metal布线，而讲高层metal空出用于以后的布线？
比如使用3层metal的LEF，而只在metal1和metal2布线，将metal3空出。
谢谢。

上善若水8888

回复 221# qioip
这个看对应的pdf文档

damonzhao

回复 223# qioip

1.PAD可以不用管，让后端创建

2.那层次化分模块设计的时候，如何处理呢？

damonzhao

回复 224# z_myxj


查看   setMaxRouteLayer 命令

qioip

回复 226# damonzhao


   版主，我用的是ICC, 你的意思是： 信号类的IO PAD 也可以在 ICC 前都不考虑，在APR阶段再解决吗？ 我看到Power PAD应该可以这么搞。信号类的IO PAD，具体应该怎么搞呢？

  谢谢。

damonzhao

回复 228# qioip

对，Power的ICC弄，如果是信号的，你前面不想弄，后端的弄也行，但是肯定要在网表中描述所用cell和对应的pin的链接关系，不然工具可不会随便给连

qioip

回复 229# damonzhao


   版主，关于信号IO pad 我先在知道有两种方法1是，在DC综合出的网标里，手工例化IO pad lib里的cell；2是 再 RLT里例化IO pad lib里的cell，link lib里添加IO pad lib，其实一样是吧？    再就是，你指的“如果是信号的，你前面不想弄，后端的弄也行，但是肯定要在网表中描述所用cell和对应的pin的链接关系，不然工具可不会随便给连”，是指这两种方式吗？ 如果 不是这两种方法的话，想前端弄的话，应该怎么做？


   谢谢。