后端基本概念讨论专用贴

matafeiye · 发表于 2012-11-14 13:12:24

本帖最后由 matafeiye 于 2012-11-18 00:13 编辑

回复 119# sjtusonic

sjtusonic · 发表于 2012-11-14 16:14:43

回复 121# matafeiye

好的，有问题在这里问就行，eetop里牛人很多的，我也是来学习的。

白兰地 · 发表于 2012-11-16 09:30:14

本帖最后由白兰地于 2012-11-16 09:32 编辑

请问下我们时钟布线的时候要定义ndr布线规则，我们要怎么知道原先的布线规则是什么呢？ICC貌似找不到合适的命令，还是工艺厂家给了，规则就定了。

dreamylife · 发表于 2012-11-16 10:13:24

请问高手们遇到问题不会通常都会查阅什么资料？或者在网上，首先会想到那些地方查找？？
看见Daemon总是发一些英文的官方解释，不知是不是Reference Book上面的解释？？？

damonzhao · 发表于 2012-11-16 12:37:03

回复 123# 白兰地

ICC的话，就是tf了

damonzhao · 发表于 2012-11-16 12:37:35

回复 124# dreamylife

官方的ug，或者lab之类的，都是权威性的参考资料呗

dreamylife · 发表于 2012-11-16 12:54:39

回复 126# damonzhao

谢谢！~

ikey · 发表于 2012-11-28 19:14:06

保持时间和建立时间是由触发器本身决定的？为满足要求，调整的是时钟周期？
时钟周期为什么与保持时间没关 ...
linsong120sos 发表于 2012-9-1 10:48

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保持时间和建立时间是由触发器本身决定的？为满足要求，调整的是时钟周期？
时钟周期为什么与保持时间没关系？或者说触发器的延迟时间和组合逻辑的延迟时间最小值之和为什么要大于保持时间？不考虑时钟延迟

还有，这2个概念，触发器自身的lib hold时间和两个FF之间讨论的hold时间，谁能给我解释下

纯新手，谢谢各位大神了
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不是大神，只是探讨，在第9页f2oo0回复外再稍作补充。
是。尽量不要调整时钟周期，因为那意味着你没辙了。解决办法很多，这里不一一赘述，列举几个：拆分组合逻辑，调整clock latency,或floorplan等。
hold同沿检查，与时钟周期无关。满足hold time的要求是为了保证数据在传至ff2的数据端之时，由于ff1的数据输入端仍然是稳态，所以数据经过ff1和ff2之间的组合逻辑后仍然是稳态，因此同沿检查，这样保证ff1起作用。

数据------|FF1|----组合逻辑-------|FF2|----
+--|>__| +--|>__|
------+----------------------+

其他问题留给大神回答。

vvvvvvvvvi · 发表于 2012-11-28 21:12:53

数字后端的流程，还有每一步用的工具是什么？希望能够详细解答一下

白兰地 · 发表于 2012-11-28 22:03:24

如何看我们的设计的大小，看area的大小？什么样的标准算大，什么样的标准算小？

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