求教Veriloga中CLK上升沿的写法

miaozc

想请教有经验的朋友指导一下CLK上升沿的写法
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input clk,hold,add,vdd;
electrical vdd,clk,hold,add,sum;
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analog begin
   @(initial_step) begin x_0=0;end
   @(cross(V(clk)-(V(vdd)/2),+1)) begin

请问这样的写法可以么？我的这个clk的上升沿写法，在有些vdd的情况下就有用，有的就不行
就比如这种写法，在vdd=2.8v的时候可以运作, 4v也可以，但是3.3v和3.8v这的值就不行，我按0.1为步长监测过，有的可以有的不行，完全找不出规律
clk的幅度和vdd是一样的
请大神指教