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[讨论]如何优化设计功能模块（人工参与优化实现）？

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ntlnt

发表于 2006-2-7 09:07:00 | 显示全部楼层 |阅读模式

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我是新手正学习VHDL。用VHDL语言描述硬件有若干方法，比如加法器实现方式有很多，有只做行为描述的，优化都交给EDA软件的；有数据流描述的，把超前进位加法器原理“翻译”成VHDL语言的。。。
一般而言，如何优化设计功能模块（人工参与优化实现）？
还有请问各位大侠，你们觉得最后的VHDL教程是哪本？

设计, 数据流, 优化

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