如何提高Verilog的设计水平？

yp19890718 · 发表于 2012-12-4 16:54:09

以前对Verilog不熟悉的时候,用起来就感觉是在写C语言,
现在用起来感觉就是在映射电路.越来越有意思.

ichill · 发表于 2012-12-12 21:00:39

泛泛而谈

陈峰mbsky · 发表于 2012-12-14 19:19:33

so hard

gechuanzhi2006 · 发表于 2013-7-11 17:03:23

to make a judgement of a quality of verilog code, i think, the quality of a circuit which descriped by the code is a critical. How to descripe it is a question of formation,which is not
a central question. Therefore ,we should focus on circuits design ,not its description tools.

xgdliujie · 发表于 2013-7-12 15:10:16

熟能生巧啊，比艺术创作还是简单多了。呵呵

wdooy · 发表于 2013-7-21 13:41:33

回复 8# lxing_1988

非常支持8楼的说法，全面的了解自己要设计的电路，代码一定写的很完美！！！！！

weberdece · 发表于 2017-1-24 16:12:55

THANKS FOR SHARING

qsx512 · 发表于 2019-7-11 11:22:28

楼主好人一生平安

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