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楼主: forlsy

[求助] verilog.端口很多.如何定义

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发表于 2016-3-2 11:05:48 | 显示全部楼层
回复 1# forlsy


    请问你这个问题解决没有?
发表于 2016-3-2 15:20:05 | 显示全部楼层
学习一下学习一下学习一下
发表于 2016-3-3 16:27:21 | 显示全部楼层
verilog 没有这个能力吧
简单实际的方法:写一个256bit 的端口,模块内部再位选择就解决了。
简单粗暴的方法:换VHDL!虽说verilog 写着蛮爽,每次遇到这种问题就想念VHDL了。。。
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