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在做DC综合时，综合出来的电路图，其分频模块的分频后的时钟输出端口与其他模块的时钟输入端口连不上~请求哪位好心人帮我看看是哪里出了问题~？（自认为Verilog的顶层模块文件没有写错~~）
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发表于 2012-4-17 10:21:26
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