Ncverilog后仿反标SDF不正确

bluray2005 · 发表于 2012-6-8 12:56:07

楼主解决了没,我一模一样的问题啊...

陈华009 · 发表于 2012-8-1 15:50:27

回复 10# zhww722

我们问题一模一样。你用的是什么工艺？会不会是工艺的问题我用的smic18

my2817 · 发表于 2012-8-2 12:32:02

各位的问题解决没啊？
我在用SPEF写出的SDF文件中没有了Removal check，好像把verilog specify block 里的removal check写出来后就成了hold，这是怎么回事儿啊？

fangwang85 · 发表于 2021-2-24 15:53:26

my2817 发表于 2012-8-2 12:32
各位的问题解决没啊？
我在用SPEF写出的SDF文件中没有了Removal check，好像把verilog specify block 里的 ...

我也遇到个这个问题，不知道大神怎么解决的

my2817 · 发表于 2021-7-29 10:26:32

注意sdf 版本

wasdwf · 发表于 2021-8-7 10:23:53

timescale设置不对！！仿真精度要和sdf的精度匹配，sdf的时间精度一般是0.1ps，所以后仿的仿真精度也要是0.1ps级别
如果设置不对，会导致反标的延时不对

durbin · 发表于 2021-8-27 11:30:22

great

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