DC综合问题

twtw4747 · 发表于 2013-9-4 14:53:50

回复 1# zxxqs

楼主问题解决了没有啊，我也碰到类似的问题，怎么弄啊，不会！

william_liwei · 发表于 2013-9-4 15:40:33

link 成功了吗

xaaa001 · 发表于 2013-12-11 22:47:37

两个错误，纠正如下：
1. always @(posedge clk or negedge rst_n)
2. a[5:0] b[5:0]两个相乘c应该定义成 ...
bbcallpzx 发表于 2012-4-12 10:44

登录/注册后可看大图

正解

zylxzxcyz · 发表于 2013-12-11 23:33:42

回复 10# bbcallpzx

主要还是后一个错误吧？

fpga_c · 发表于 2013-12-11 23:39:15

回复 14# zylxzxcyz

你的乘法器是直接使用＊符号的，DC会直接从DW中调单元的。估计你没有设置好designware库，你可以查看一下你的库是不是添加完了。

fpga_c · 发表于 2013-12-11 23:41:20

你可以查看你的area报告，估计会有libraries not used 类似的语句。用report_area命令生成面积报告。

fpga_c · 发表于 2013-12-11 23:43:44

还有看看你的gate_level list ,估计也是空的，没有内容，全是net 和 port！！猜的！！！！

ycd2008 · 发表于 2014-9-21 15:18:35

看下赚点钱好下载

fengzhepianzhou · 发表于 2014-9-21 16:31:01

IO列表的确没有看得clk啊，怎么就有了呢？楼主寻开心吧

inter211 · 发表于 2016-6-18 09:25:03

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