FPGA的关键路径时序约束

yalei037 · 发表于 2012-3-24 20:03:18

如果是组合逻辑引起的，多打几个时钟节拍

教父 · 发表于 2012-3-26 15:18:50

首先你用report_timing 命令让工具报出整个路径的信息，看看是哪些地方的延迟过大，如果slack在时钟周期的一定范围内（个人经验5%）在范围能可以针对延迟较大的修改布线CELL进行修改，如果违例过大就建议楼主在路径上面在加入一级的DFF。应该就可以解决了

sdwh606 · 发表于 2012-3-26 20:25:01

用过Synplify做综合，感觉Synplify的约束比Altera或Xilinx的工具方便些

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