设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › J.Bhasker Verilog HDL Synthesis a practical primer（ ...

1 234 5 / 5 页下一页

返回列表发新帖

楼主: mdy521

J.Bhasker Verilog HDL Synthesis a practical primer（pdf version)

发表于 2009-5-24 15:16:44 | 显示全部楼层

很经典的书

回复支持反对

发表于 2009-5-25 12:44:46 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2009-6-15 15:35:12 | 显示全部楼层

J.Bhasker Verilog HDL Synthesis a practical primer
很经典，很好看

回复支持反对

发表于 2009-6-15 15:36:44 | 显示全部楼层

下了，谢谢啊

回复支持反对

发表于 2009-6-15 15:38:30 | 显示全部楼层

怎么才提高分数啊

回复支持反对

发表于 2009-9-11 14:18:35 | 显示全部楼层

的确是一本很经典的书

回复支持反对

发表于 2009-9-11 14:30:12 | 显示全部楼层

下下来看看

回复支持反对

发表于 2009-9-11 14:32:12 | 显示全部楼层

再顶一次

回复支持反对

发表于 2009-9-11 14:33:21 | 显示全部楼层

顶一次

回复支持反对

发表于 2010-1-19 13:38:59 | 显示全部楼层

thanks buddy...............

回复支持反对

1 234 5 / 5 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-11 14:33 , Processed in 0.121321 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表