verilog 16进制译码难题解决

fuyaolong

缩进没有了，代码不太好看

older123

回复 20# fuyaolong

cattutu

你的东西只能用于仿真而已。

older123

回复 10# SKILLER


   不明白你说的是什么意思，不明白为什么逻辑模块中别用非阻塞赋值

remnant

   

回复  SKILLER


   不明白你说的是什么意思，不明白为什么逻辑模块中别用非阻塞赋值
older123 发表于 2011-12-14 11:06

                               
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   请找一本verilog书籍，抄10遍。如果还不明白，那结论就是：你不适合学verilog。

older123

module GATE_1;
reg IN0,IN1,IN2,IN3;
reg S1,S0;
wire OUTPUT;
MUX4_TO_1 MYMUX(OUTPUT,IN0,IN1,IN2,IN3,S1,S0);
initial
begin
        IN0=1;IN1=0;IN2=1;IN3=0;
        #1 $display("IN0=%b,IN1=%b,IN2=%b,IN3=%b\N",IN0,IN1,IN2,IN3);
        S1=0;S0=0;
        #1 $display("S1=%b,S0=%b,OUTPUT=%b\n",S1,S0,OUTPUT);
        S1=0;S0=1;
        #1 $display("S1=%b,S0=%b,OUTPUT=%b\n",S1,S0,OUTPUT);
        S1=1;S0=0;
        #1 $display("S1=%b,S0=%b,OUTPUT=%b\n",S1,S0,OUTPUT);
        S1=1;S0=1;
        #1 $display("S1=%b,S0=%b,OUTPUT=%b\n",S1,S0,OUTPUT);       
end
endmodule

module MUX4_TO_1(out,i0,i1,i2,i3,s1,s0);
output out;
input i0,i1,i2,i3,s1,s0;
wire s1_n,s0_n;
wire y0,y1,y2,y3;
not (s1_n,s1);
not (s0_n,s0);
and (y0,i0,s1_n,s0_n);
and (y1,i1,s1_n,s0);
and (y2,i2,s1,s0_n);
and (y3,i0,s1,s0);
or (out,y0,y1,y2,y3);
endmodule
这样子为什么综合不了啊
提示错了：Error: Can't synthesize current design -- Top partition does not contain any logic