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本帖最后由 走走停停 于 2011-11-29 22:21 编辑
module memory_tb;
// Inputs
reg clk;
reg[6:0] addr;
// Outputs
wire[15:0] dataout;
// Instantiate the Unit Under Test (UUT)
memory uut (
.clk(clk),
.addr(addr),
.dataout(dataout)
);
initial begin
clk = 1'b0;
addr = 16'h0001;
end
always
clk = #(5/2) ~clk;
这是自己的testbench,创建的ROM为16bit*100,而且已经读入ceo文件了,但是为什么仿真的时候读不出来数据呢
dataout一直是16‘h0000. |
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