Cadence中的schematic导出verilog网表的问题

Johnny2 · 发表于 2019-5-18 11:41:03

子学发表于 2015-10-22 16:21
回复 3# hua2011sz

请问利用NC_Verilog导出网表时出现如下错误：

您解决了吗，是怎么解决的啊，求帮忙，啊

lianaissmec · 发表于 2019-5-21 18:14:18

为什么要用schmatic导出verilog网表呢？拿这个网表做什么

yutaotmac · 发表于 2019-5-30 16:39:29

我也想学习下做pr用verilog 手改不会脚本不会

milo_li · 发表于 2020-8-17 16:32:54

有解决方案吗？

newrfdesign · 发表于 2020-8-24 15:09:43

Thanks for sharing.

baojiajia · 发表于 2021-2-5 22:04:19

在项目文件里的simulation/XXXX/spectre/schematic/netlist里有

IC_Ry.Chow · 发表于 2023-1-5 17:16:37

请问下这个问题解决了吗

studyfriendship · 发表于 2023-6-28 10:09:57

https://www.renrendoc.com/paper/ ... QppmL3GN@Z2lClv9aFo[/url] 找到一篇文档，还没空测试，有空小伙伴可以去测试一下，记得回来讨论一下心得。

CCHENGW · 发表于 2023-7-11 10:19:22

studyfriendship 发表于 2023-6-28 10:09
https://www.renrendoc.com/paper/206000639.html?aggId=fIWGQppmL3GN@Z2lClv9aFo[/url] 找到一篇文档，还 ...

试了一下，能用，会提取到mos和cap，ic61以上版本在CIW-tools里面点nc-verilog

jinyl123 · 发表于 2023-7-27 10:51:36

studyfriendship 发表于 2023-6-28 10:09
https://www.renrendoc.com/paper/206000639.html?aggId=fIWGQppmL3GN@Z2lClv9aFo[/url] 找到一篇文档，还 ...

亲测有用。感谢感谢！

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