在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子

[原创] 从D触发器的逻辑结构说明建立时间和保持时间

[复制链接]
发表于 2013-8-7 23:45:19 | 显示全部楼层
really a  good referecne for FPGA design
发表于 2013-8-15 20:02:58 | 显示全部楼层
学习一下!
发表于 2013-8-16 17:51:23 | 显示全部楼层
基礎觀點,值得一看
发表于 2014-1-1 18:02:36 | 显示全部楼层
学习了
发表于 2014-1-27 15:58:08 | 显示全部楼层
分析得不错。楼主加油
发表于 2014-3-15 18:25:40 | 显示全部楼层
在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。在D=1的情况下,由于CP上升沿到达后G3的输出已经将G4封锁,所以不要求输入信号继续保持不变;两者的保持时间是不一样的;建立时间就是G5G6
发表于 2014-3-17 14:38:48 | 显示全部楼层
嗯 说的比较清楚
发表于 2014-4-22 15:10:52 | 显示全部楼层
看看PT的说明文档会对建立时间 保持时间理解的更透彻
发表于 2014-6-24 11:57:54 | 显示全部楼层
回复 1# 挂在天边的鱼

我想问一下,为什么最小延时路径用于分析hold时间,即,为什么延迟路径小到一定程度时就不满足hold时间了呢?
 楼主| 发表于 2014-6-24 13:38:30 | 显示全部楼层
回复 49# zhuyuefeng2009


    hold也就是保持时间,你可以画个图,以上升沿触发为例,如果路径延时很短,那么信号的跳变就很靠近时钟上升沿,如果时钟到达后级寄存器的时间比到达前级寄存器的时间稍长,也就是存在时钟延迟,那么就会出现hold的问题了。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-30 05:03 , Processed in 0.148872 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表