从D触发器的逻辑结构说明建立时间和保持时间

lililu · 发表于 2013-8-7 23:45:19

really a good referecne for FPGA design

yanghua_ling · 发表于 2013-8-15 20:02:58

学习一下！

kenaj · 发表于 2013-8-16 17:51:23

基礎觀點,值得一看

行走天涯 · 发表于 2014-1-1 18:02:36

学习了

Eagleson · 发表于 2014-1-27 15:58:08

分析得不错。楼主加油

jm2000 · 发表于 2014-3-15 18:25:40

在D=0的情况下，当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后，D端的低电平才允许改变。在D=1的情况下，由于CP上升沿到达后G3的输出已经将G4封锁，所以不要求输入信号继续保持不变；两者的保持时间是不一样的；建立时间就是G5G6

Lrbiakms · 发表于 2014-3-17 14:38:48

嗯说的比较清楚

jwiloveyou · 发表于 2014-4-22 15:10:52

看看PT的说明文档会对建立时间保持时间理解的更透彻

zhuyuefeng2009 · 发表于 2014-6-24 11:57:54

回复 1# 挂在天边的鱼

我想问一下，为什么最小延时路径用于分析hold时间，即，为什么延迟路径小到一定程度时就不满足hold时间了呢？

挂在天边的鱼 · 发表于 2014-6-24 13:38:30

回复 49# zhuyuefeng2009

hold也就是保持时间，你可以画个图，以上升沿触发为例，如果路径延时很短，那么信号的跳变就很靠近时钟上升沿，如果时钟到达后级寄存器的时间比到达前级寄存器的时间稍长，也就是存在时钟延迟，那么就会出现hold的问题了。

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