请问有没有人遇到过在VQM中生成tran()？

guofu2010

各位，请问在用synplify pro做Altera FPGA的综合的时候有没有遇到生成的网表过在内部模块增加双向端口，并生成tran()这样的逻辑或assign。这个问题比较奇怪。我的一个小串口在时钟function里面做了test_mode的选择。没有任务双向端口，但在vqm网表里却多生成一个双向上的时钟，真正的输入时钟什么都没有驱动，除了tran()或assign给多出来的那个时钟之外。这是什么原因造成的呢？在报告里似乎没有发现什么有关这方面的信息。