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楼主: post_design

[原创] vim插件:提高Verilog和UVM testbench coding效率的利器

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发表于 2016-7-11 10:13:03 | 显示全部楼层
感谢楼主的分享  谢谢
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发表于 2016-7-11 13:07:19 | 显示全部楼层
谢谢楼主分享!
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发表于 2016-7-11 22:15:46 | 显示全部楼层
thanks very much for you share
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发表于 2016-7-12 10:13:30 | 显示全部楼层
diaozhatian
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发表于 2016-7-13 11:48:00 | 显示全部楼层
电子设计的好东西
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发表于 2016-7-13 16:38:49 | 显示全部楼层
谢谢楼主
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发表于 2016-7-14 21:12:10 | 显示全部楼层
相见恨晚,实在太好用了,感谢分享
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发表于 2016-8-11 21:27:50 | 显示全部楼层
太感谢了
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发表于 2016-8-30 15:36:26 | 显示全部楼层
回复 1# post_design


   非常感谢!
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发表于 2016-9-18 15:15:18 | 显示全部楼层
谢谢分享!  但是有个问题不知大侠发现没, UVM 插件报错,貌似少了一个文件 : “macro.pl” .....
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