FPGA 求助

down_load · 发表于 2011-8-15 10:39:02

各位大虾，现在有一个设计，原来是用xilinx FPGA 来验证，现在要改为用Altera FPGA来验证
问题是现在经synplify综合后出来的netlist非常小，很多模块都被搞掉了
正常情况，netlist应该有几十M, 现在只有100多K
哪位大虾帮忙分析下原因，非常感谢

gangersun · 发表于 2011-8-15 10:39:03

这个要根据report找原因，或者根据verdi查找一下原因吧。

down_load · 发表于 2011-8-15 10:40:12

用lint工具检查过，好像没有什么时钟，复位无驱动情况

falloutmx · 发表于 2011-8-15 10:57:29

都是源码吗？有没有IP

down_load · 发表于 2011-8-15 13:47:06

都是源码吗？有没有IP
falloutmx 发表于 2011-8-15 10:57

登录/注册后可看大图

是源码级，altera,xilinx的memory, pll都是dummy

gg9132qq · 发表于 2011-8-15 22:51:31

看一下你的snpylify的report，有没有Pruning.......，optimizing........或者其他的，某些模块输入输出没有被使用，在snplify中是自动优化的，想你这样的你可以看一下RTL视图，确定你设计的所有模块都在，而不是只有输入之类的，很有可能输出接错了，全优化了

down_load · 发表于 2011-8-16 16:05:52

lint过，xilinx 综合后的gate level看过，altera 综合后gate level也看过
还是不明原因

demonsolar · 发表于 2011-8-16 16:17:53

贴出代码，

down_load · 发表于 2011-8-16 16:28:22

贴出代码，
demonsolar 发表于 2011-8-16 16:17

登录/注册后可看大图

若干M的代码呢，贴出来？

demonsolar · 发表于 2011-8-16 18:01:40

回复 9# down_load

是啊，要不怎
么解决

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