FPGA 求助

down_load · 发表于 2011-8-15 10:37:12

各位大虾，现在有一个设计，原来是用xilinx FPGA 来验证，现在要改为用Altera FPGA来验证
问题是现在经synplify综合后出来的netlist非常小，很多模块都被搞掉了
正常情况，netlist应该有几十M, 现在只有100多K
哪位大虾帮忙分析下原因，非常感谢

guofu2010 · 发表于 2011-8-15 10:37:13

看报告是什么原因优化掉的。一般是时钟和复位之类的信号有问题。比如时钟输入悬空。复位一直有效。

demonsolar · 发表于 2011-8-15 16:17:30

分析一下，看哪里被优化了，没有代码，不怎么好分析

down_load · 发表于 2011-8-15 16:34:15

分析一下，看哪里被优化了，没有代码，不怎么好分析
demonsolar 发表于 2011-8-15 16:17

登录/注册后可看大图

代码不能放上来，放上来太多了

demonsolar · 发表于 2011-8-15 16:36:00

那就爱莫能助了

down_load · 发表于 2011-8-15 16:39:59

xilinx综合出来netlist有上百M, altera出来只有100k
只想知道xilinx和altera有何区别

addr · 发表于 2011-8-15 20:32:48

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down_load · 发表于 2011-8-16 16:07:10

最后log文件清清楚楚写明，整个module给removing掉了，一大队这样的report

qiantan · 发表于 2011-8-16 23:41:48

要不先检查一下管脚约束？

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addr addr 当前离线积分 929 头像被屏蔽	发表于 2011-8-15 20:32:48 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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