在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 3179|回复: 1

新手请教Verilog HDL中task的使用

[复制链接]
发表于 2006-11-6 09:05:24 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
下面的代码我是粘贴夏宇闻老师关于task使用的举例
但是为什么在maxplus的文本编辑器里面 save&check里面
老是报错,说light没有定义(13 15 17行)
还有在任务定义的地方说是语法错误(light(<-)
往高手指点
谢谢

module traffic_lights;
reg  clock, red, amber, green;
parameter  on=1, off=0, red_tics=350,
amber_tics=30,green_tics=200;
//交通灯初始化
initial    red=off;
initial    amber=off;
initial    green=off;
//交通灯控制时序
always
begin
red=on;     //开红灯
light(red,red_tics);    //调用等待任务
green=on;       //开绿灯
light(green,green_tics);    //等待
amber=on;       //开黄灯
light(amber,amber_tics);    //等待
end
//定义交通灯开启时间的任务
task  light(color,tics);
output  color;
input[31:0] tics;
begin
repeat(tics) @(posedge clock);//等待tics个时钟的上升沿
color=off;//关灯
end
endtask
//产生时钟脉冲的always块
always
begin
#100 clock=0;
#100 clock=1;
end
endmodule
发表于 2012-3-27 14:43:55 | 显示全部楼层
看到你弄那么大的字就很不爽
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-28 14:17 , Processed in 0.107614 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表