快崩溃了，请高手指教！--Questasim6.4c clocking采样问题！

Phirix

我的代码中定义了一个接口，在使用接口时，时钟采样值不对：

`timescale 1/100

interface Rx_if;
logic rvalid;
logic rready
logic [63:0] rdata;

clocking cb @(posedge clk);
  default input #5,output #5;
  output rready;
  input rvalid,rdata;
endclocking : cb

modport TB (clocking cb);

endinterface :axi_if

virtual Rx_if.TB vTb

program automatic test(...)

vTb Rddata;
logic [63:0] RcvData;
...
...

    while(rvalid&&rready==0)
        @Rddata.cb;
    RcvData = RcvData.rdata;
...
...
endprogram


RcvData 的值总是采集时钟上升沿之后的数据，正常应该采集时钟沿之前的数据，望高手指点！

darrenxu

试一下是不是用<= 换 =

usb_geek

建议不要使用clocking.

liu_uestc

while(rvalid&&rready==0)
        @Rddata.cb;
    RcvData = RcvData.rdata;
这里你是不是写错了？
while(rvalid&&rready==0)
        @Rddata.cb;
    RcvData = RddData.rdata;
解释：
0：对cb内的信号采样，如果在采样事件时被采样信号发生了变化，是采样到变化后的值。
1. 这里当然是采样的变化后的值了。
2. 这个是在cb的时钟沿处采集cb内的值，如果cb.input刚好在时钟沿发生变化，采集到的是变化后的值。
3. 如果想采集到变化前的值，那么在RcvData = RddData.rdata;前加一个延时#1,即可。但是这样时序得往后移一个时钟周期才能踩准。
4. 如果想采集到变化前的值，可以直接采样cb外部的rdata；或者直接使用内部的RddData.rdata，不要用RcvData = RddData.rdata对   RddData.rdata再次采样
5. 我猜你是把dut的输出直接连接到了RddData.rdata，这是错误的做法，语法正确，行为错误。
6. 一般是只把cb作为tb的驱动和dut的输出采样使用
7. 可以找我qq10863523帮你一起揉捏clocking &interface

liu_uestc

你这个接口写得极其混乱，不是一般的interface用法。

一路樱花飘

了解一下。。

Phirix

回复 2# darrenxu
感谢答复~
试过了，不行，代码运行时报错。。。

Phirix

回复 3# usb_geek

感谢答复~

我是个初学者，呵呵，都是在已有的工程上修改代码来跑的，不用clocking比较麻烦。。

Phirix

回复 4# liu_uestc

感谢答复，QQ上请教

syq0917

同初学者。。。