后端面试--每日一题（059）

陈涛 · 发表于 2011-7-20 12:24:59

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there are 2 same clock gating cell. The input of clk, output load-A and load-B are 100% same in electronic and physical. There is same X-talk to the instance and nets. Only difference is cntl-A and cntl-B.
Question: is the same path delay from clk to load-A and from clk to load-B? Why？

图示2个相同的clock gating，输入端clk到2个单元完全相同（电气特性和物理特性），输出端load-A和load-B也完全相同，唯一的不同就是cntl-A和cntl-B。请问,从clk到输出端load-A的延迟，与clk到load-B的延迟是否相同？为什么？

难度：4

lz1920 · 发表于 2011-7-20 20:56:20

不一定一样的吧,在single corner的模式下,应该会是一样的,但是如果是OCV模式,那就得看Ctrl_A和Ctrl_B到达gate的pin脚上的transition一样不一样咯.

陈涛 · 发表于 2011-7-20 22:24:49

为什么cntl-A 和cntl-B的transition不同会影响clk到output的路径的延迟？

一目了然 · 发表于 2011-7-20 23:50:21

一般来说clk2load 的delay是在另外输入恒定有效(比如都为1)的时候得到，要是有一个为0，那么输出就是0，就没有啥delay了。所以说考虑cntl-A and cntl-B的transition的时候，应该只考虑两个同时上升或者同时下降的情况。那么显然cntl-A and cntl-B的slew不同，肯定会影响到delay啊。

qingx_j · 发表于 2011-7-21 08:59:44

同意4楼的，赞一下

陈涛 · 发表于 2011-7-21 11:12:53

本帖最后由陈涛于 2011-7-21 11:38 编辑

2，4楼的结论正确，但是解释不够清楚

按照lib里面的定义，clk到load之间的延迟由clk输入端的transition和load输出端的load决定，为什么与另一个输入端cntl有关？

一目了然 · 发表于 2011-7-21 11:29:06

本帖最后由一目了然于 2011-7-21 11:30 编辑

回复 6# 陈涛

我能想到的是，不同的slew造成两个AND gate上的overdrive不一样，这样drive current就不一样，对于同样的load，delay就不同。不过我char的and gate里面没有两个输入同时switch的arc，只有一个恒定，另一个上升或下降造成输出上升或下降的arc，在这等更好的解释了。

lz1920 · 发表于 2011-7-21 12:05:03

回复 6# 陈涛

其实就是说,在OCV模式下,tool在计算每个cell的delay的时候,都是根据其所有的的input transition的最大值或者最小值去计算的,而ctrl-A上的transition要是比clk的大的情况下,clk-->load-A的max delay是根据ctrl-A的transition来计算的,min delay就是根据 min transition(ctrl-A, clk )来算的.这个方法对ctrl-B也成立.所以当ctrl-A和ctrl-B的transition不一样的时候,clk-->load-A和clk-->load-B的timing是会不一样的.特别是load-A和load-B一个做lunch一个做capture的时候,就很明显了...

陈涛 · 发表于 2011-7-21 12:29:37

PrimeTime里面把这个叫做Path Base Analysis (PBA)
与OCV关系不大

以后会怎样 · 发表于 2011-7-21 14:39:25

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