在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 2945|回复: 1

[讨论] verilog-a建模的数字信号

[复制链接]
发表于 2011-7-6 09:32:28 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
请哪位高手指点,我在利用verilog-a建模PGA,但是数字端给过来的一个5bits增益控制信号怎么处理?应为在verilog-a中没有bus的概念。

谢谢各位!!!
发表于 2011-7-21 19:03:50 | 显示全部楼层
回复 1# george.chen

把它展开吧,也就是设5个input信号
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-29 22:14 , Processed in 0.096139 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表