设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › 用VerilogA建模PLL的资料

1 ... 11 12 13 141516 17 18 19 / 19 页下一页

返回列表发新帖

楼主: woodkey

[资料] 用VerilogA建模PLL的资料

发表于 2019-4-22 15:16:49 | 显示全部楼层

多谢分享！

回复支持反对

发表于 2019-4-22 21:06:45 | 显示全部楼层

可是，怎么在cadence里创建verilog-A模块呀……

回复支持反对

发表于 2019-4-23 11:06:07 | 显示全部楼层

看看先

回复支持反对

发表于 2019-7-6 11:22:10 | 显示全部楼层

好人一生平安

回复支持反对

发表于 2020-11-28 13:12:50 | 显示全部楼层

数字的居然

回复支持反对

发表于 2020-11-29 22:12:50 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2020-11-29 22:22:47 | 显示全部楼层

感谢分享

回复支持反对

发表于 2020-11-30 17:48:36 | 显示全部楼层

thanks

回复支持反对

浮尘尘尘尘尘

发表于 2021-1-24 19:21:05 | 显示全部楼层

学习一下

回复支持反对

发表于 2021-1-25 11:49:58 | 显示全部楼层

大牛呀，谢谢

回复支持反对

1 ... 11 12 13 141516 17 18 19 / 19 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-8 21:36 , Processed in 0.064395 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表